هدف این پژوهش، طراحی و پیاده سازی پردازنده سیکل واحد MIPS1 با کد نویسی به زبان VHDL2 و پیاده سازی و اجرای آن بر روی تراشه FPGA3 برروی بورد توسعه ای UP2 از شرکت Altera، به منظور مشاهده ی عینی عملکرد یک کامپیوتر پایه از طریق نمایشگرهای روی بورد و خارج از بورد است و بیشتر برای جنبه های آموزشی طراحی و معماری کامپیوتر می باشد و البته می تواند مسیری برای طراحی و پیاده سازی نمونه های اولیه ی مدارات ASIC4 و SoC5 و نیز DSPها6 بر روی FPGAها و FPGA-SoCها نیز باشد. در این پژوهش، طراحی پردازنده مبتنی بر معماری MIPS32 مدنظر قرار گرفته است. طراحی بصورت نت لیست و در زبان توصیف سخت افزار VHDL انجام گرفته و از هر دو ابزار CAD: QUARTUS II و MAX+PLUS II برای عمل ویرایش متن، کامپایل، سنتز و شبیه سازی¬های عملیاتی و زمانی استفاده شده است. چون در FPGA مورد استفاده، تعداد بلوکهای SRAM7 یا همان EAB ها8 تنها 9 تا است و این تعداد برای پیاده سازی یک پردازنده با مجموعه دستورالعمل کامل و گذرگاه داده 32بیتی(MIPS32 دارای گذرگاه های 32 بیتی هست) واقعا کم است، لذا تصمیم گرفته شد که هم برای ممکن کردن پیاده سازی بر روی این تراشه و هم ساده سازی امر آموزش و سادگی طراحی و پیاده سازی معماری تنها از تعداد کمی از دستورالعمل های هسته MIPS استفاده شود و گذرگاه داده و آدرس از 32 بیت به 8 بیت کاهش یابد؛ این تدبیر موجب تغییرات زیادی در طراحی نخواهد شد زیرا دستورالعمل ها همچنان 32 بیت هستند. همچنین جهت تایید و ایجاد اطمینان از پیاده سازی، نتایج حاصل از شبیه سازی و کامپایل کُدهای VHDL، با مقادیر بدست آمده از شبیه ساز SPIM (شبیه ساز MIPS است) مقایسه شده اند.